CSP多核处理器芯片的低功耗设计

上海交通大学学报（自然版） ›› 2013, Vol. 47 ›› Issue (01): 118-122.

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CSP多核处理器芯片的低功耗设计

高军, 王永文, 郭维, 黄安文

（国防科学技术大学计算机学院, 长沙 410073）

收稿日期:2012-05-23 出版日期:2013-01-30 发布日期:2013-01-30
基金资助:
国家自然科学基金项目(61170045, 61103011), 国家“核高基”重大专项资助项目(2009ZX01028002002)

Low Power Design of a Multi-Core Processor Chip

GAO Jun, WANG Yong-Wen, GUO Wei, HUANG An-Wen

(College of Computer, National University of Defense Technology, Changsha 410073, China)

Received:2012-05-23 Online:2013-01-30 Published:2013-01-30

摘要/Abstract

摘要： 提出了3种高主频多核处理器CSP芯片的功耗优化技术，即电源域间隔关断技术、流量感知的动态频率调节技术和层次式门控时钟技术.结果表明，3种优化技术对降低芯片功耗的作用均非常有效，能够不同程度地降低芯片的总功耗.其中，电源域间隔关断技术能够解决静态漏流功耗，流量感知的动态频率调节技术和层次式门控时钟技术能够控制动态功耗.

关键词: 芯片, 功耗, 电源关断, 动态频率调节, 门控时钟

Abstract: In order to implement low power design of Cool Symmetry Processor (CSP) which is a high frequency multi-core processor chip, three techniques are proposed for power reduction based on CSP structure, that is interval power gating, dynamic frequency scaling based on throughput and hierarchical clock gating. The results of experiment show the three low power techniques reduce CSP chip power effectively. The interval power gating solves leakage power, the dynamic frequency scaling based on throughput and hierarchical clock gating can control dynamic power.

Key words: chip, power, power gating, dynamic frequency scaling (DFS), clock gating

中图分类号:

TP 302.1

高军, 王永文, 郭维, 黄安文. CSP多核处理器芯片的低功耗设计[J]. 上海交通大学学报（自然版）, 2013, 47(01): 118-122.

GAO Jun, WANG Yong-Wen, GUO Wei, HUANG An-Wen. Low Power Design of a Multi-Core Processor Chip[J]. Journal of Shanghai Jiaotong University, 2013, 47(01): 118-122.

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